クロックジェネレータ

EZ-FPGAライブラリを使用して、任意の周波数を生成出来るクロックジェネレータを作成してみます。

EZ-FPGAボードに搭載されるPLLを使用して30MHz～90MHzまでの周波数を作成します。90MHz以上の周波数が必要になる場合はSPARTAN2に内蔵されているDLLを使用してさらに２倍にします。30MHz以下の周波数が必要な場合はFPGAのロジックを使用して分周を行います。

ＰＣ（ホスト）のキーボードから入力した周波数を上記のルールに沿って、周波数を出力するアプリケーションです。
ちょっとした実験などでクロックが必要な場合や、クロックアップや部品のマージンテストなどで周波数を変化させてテストしたい場合などに重宝すると思います。

＜ＦＰＧＡ側の処理＞

FPGAで必要な処理は、PLL、DLL、分周器、ホストとのインターフェイスになります。この中のPLLとホストインターフェイス部分が、EZ-FPGAライブラリのpll.vとjtagmem.vとして提供されています。

ＰＬＬの仕組みについて簡単に解説しておきます。PLLはVCOと呼ばれる電圧によって周波数を変化させることが出来る装置を使用します。例として24MHzのEZ-USBの出力クロックから３０MHz(clk_b)を作成することを考えてみましょう。最初に24MHz(clk_a)を24(div_a)で分周して1MHzを作ります。目的の30MHzも30(div_b)で分周すると1MHzになります。このそれぞれの分周した周波数を比べ、VCOにかける電圧を調整します。調整の結果一致したとき、目的の30MHzが出力されていることになります。この状態をロックしたといいます。

クロックジェネレータのトップレベルモジュール(ezfpga.v)ソースコード

001  module ezfpga(CN1,CN2_38,CN2_40,INT_CLK,VCLK,VTUNE);
002
003  // VCO
004  input VCLK;        // GCK2 VCO Clock
005  inout VTUNE;       // V-TUNE (to LoopFilter)
006  // CN1
007  output [8:7] CN1;
008  // CN2
009  input CN2_38;      // GCK1
010  input CN2_40;      // GCK2
011  // CN3
012  input INT_CLK;     // USB-24MHz,or Target(100MHz) or X'talOSC
013  
014  /////////////////////////////////////////////////////////////////////////////
015  // GCK clock input I/F
016  /////////////////////////////////////////////////////////////////////////////
017  
018  wire x_clk;
019  IBUFG XCLK_I(.I(INT_CLK),.O(x_clk)); // clock input
020  
021  wire vco_clk;
022  IBUFG VCLK_I(.I(VCLK),.O(v_clk)); // clock input
023  
024  wire cn2_38_in;
025  IBUFG CLK1(.I(CN2_38),.O(cn2_38_in));
026  
027  wire cn2_40_in;
028  IBUFG CLK0(.I(CN2_40),.O(cn2_40_in));
029  
030  /////////////////////////////////////////////////////////////////////////////
031  // VCO / PLL module
032  /////////////////////////////////////////////////////////////////////////////
033  reg [13:0] div_a;
034  reg [15:0] div_b;
035  wire vco_rst_n = 1'b1;
036  
037  wire clk_96k,clk_vdiv,pll_lock;
038  wire vtune_l,vtune_t;
039  
040  pll #(
041    .DIV_R_BITS(14),  // number of div_r bits
042    .DIV_V_BITS(16),  // number of div_v bits
043    .LEAD_UNLOCK(2), // clk_r - lead UnLock Ditect Count
044    .LAG_UNLOCK(2)   // clk_v - lag  UnLock Ditect Count
045  ) pll(
046    .reset_n(vco_rst_n),
047    .clk_r(x_clk),.div_r(div_a),.clkd_r(clk_96k),
048    .clk_v(v_clk),.div_v(div_b),.clkd_v(clk_vdiv), 
049    .pfd_lag(),.pfd_lead(),.lock(pll_lock),
050    .vtune_l(vtune_l),.vtune_t(vtune_t)
051  );
052  // VCO VTUNE driver
053  OBUFT_S_2 vtune_o(.O(VTUNE),.I(vtune_l),.T(vtune_t));
054  
055  /////////////////////////////////////////////////////////////////////////////
056  // DLL 2X
057  /////////////////////////////////////////////////////////////////////////////
058  wire dll_2x , dll_clk , dll_lock , dll_reset;
059  BUFG DLL_BUFG(.I(dll_2x),.O(dll_clk));
060  assign dll_reset = ~pll_lock;
061  
062  CLKDLL VCLK_DLL(
063    .CLKIN(v_clk),
064    .CLKFB(dll_clk),
065    .CLK2X(dll_2x),
066    .LOCKED(dll_lock),
067    .RST(dll_reset)
068  );
069  
070  wire all_lock=dll_lock & pll_lock;
071  OBUF LOCK(.O(CN1[7]),.I(all_lock));
072  
073  /////////////////////////////////////////////////////////////////////////////
074  // VCO clock divider
075  /////////////////////////////////////////////////////////////////////////////
076  reg [23:0] v_cnt;
077  reg [23:0] v_div;
078  reg div_clk;
079  
080  always @(posedge v_clk)
081  begin
082    if(v_cnt==0)
083    begin
084      v_cnt <= v_div;
085      div_clk <= div_clk + 1;
086    end else
087      v_cnt <= v_cnt - 1;
088  end
089  
090  /////////////////////////////////////////////////////////////////////////////
091  // CLOCK Selecter
092  /////////////////////////////////////////////////////////////////////////////
093  reg  [1:0] sel_clk;
094  wire out_clk=(sel_clk==2'b00) ? v_clk : ((sel_clk==2'b01) ? div_clk : dll_clk);
095  OBUF OCLK(.O(CN1[8]),.I(out_clk));
096  
097  /////////////////////////////////////////////////////////////////////////////
098  // JTAG MEM I/F
099  /////////////////////////////////////////////////////////////////////////////
100  wire [2:0] JA;
101  wire [7:0] JDI;
102  wire [7:0] JDO;
103  wire JDE;
104  wire JCS,JOE,JWE;
105  
106  jtagmem jtagmem(
107    .JA(JA),
108    .JD_I(JDI),
109    .JD_O(JDO),
100    .JD_E(JDE),
101    .JCS(JCS),
102    .JOE(JOE),
103    .JWE(JWE)
104  );
105  
106  /////////////////////////////////////////////////////////////////////////////
107  // HOST I/F
108  /////////////////////////////////////////////////////////////////////////////
109  always @(posedge JWE)
110  begin
111    case(JA[2:0])
112    3'b000:div_a[ 7: 0] <= JDO;
113    3'b001:div_a[13: 8] <= JDO[5:0];
114    3'b010:div_b[ 7: 0] <= JDO;
115    3'b011:div_b[15: 8] <= JDO[7:0];
116    3'b100:v_div[ 7: 0] <= JDO;
117    3'b101:v_div[15: 8] <= JDO;
118    3'b110:v_div[23:16] <= JDO;
119    3'b111:sel_clk      <= JDO[1:0];
120   endcase
121  end
122  
123  assign JDI[0]=pll_lock;
124  assign JDI[1]=dll_lock;
125  
126  endmodule

PLLの機能はpll.vとしてモジュールで提供されています。このモジュールの組み込みは030-054行目です。div_a、div_bのパラメータを外部から入力することで周波数を決定します。

PLLで作成したクロックをSPARTAN2のＤＬＬを使用して２倍にします。DLLの組み込み込みは055-072行目です。PLLのロックが外れるとリセットをかけるようにしています。

30MHz以下の周波数を分周する処理は073-089行目で行います。

そしてこの３つのクロック(PLL、DLL、分周器）のどれを出力するかは、レジスタsel_clkの値で選択されます。(090-096行目）

PLLのパラメータ(div_a、div_b)、分周器のパラメータ(v_div)、クロック選択(sel_clk)の値はPCから設定する必要があります。EZ-FPGAライブラリではPCとのインターフェイスとしてFPGA側に8bitのスタティックメモリーを仮想的に作ることで実現しています。もちろんPBSRAMやSRAMのような物理メモリーを実際に接続することも可能です。つまりFPGA側に用意してあるメモリーに対してPCのプログラムがリード・ライトを実行する形になります。このメモリーインターフェイスを提供するのがjtagmem.vです。
097-105行目で組み込んでいます。実際のjtagmemはアドレスが31bitですが、今回のクロックジェネレータではやり取りするパラメータの数が少ないですからアドレスバスは3bitのみを使用しています。
109-120行目の処理でPCからメモリーに書き込みがあった場合の処理を記述しています。各アドレスに対して必要なパラメータを割り当てます。これでPCからの書き込みでFPGAにパラメータ（値）がセットできます。
123-124行目の処理はFPGAのPLLとDLLのロック状態をPCに返す処理です。アドレスは無視して直接入力データバスに接続しています。

FPGAの外部とのI/Oをライブラリシンボルを使用して定義します。

ライブラリシンボル
シンボル	意味	行
IBUF	入力バッファ
IBUFG	グローバルクロック入力	019,022
OBUF	出力バッファ	074
OBUFT	３ステート出力バッファ	040
IOBUF	入出力バッファ

グローバルクロック(GCK)の入力をIBUFGで定義します。(019、022行）
053行目のOBUFT_S_2は３ステートバッファで、_Sの意味はslew_rateがSlowで、_2の意味はdrive_strengthが2mAということです。この３ステートバッファのアウトプット( .O )、インプット( .I )、ステート入力( .T )をそれぞれ指定します。
071行目ではロック状態をOBUFを使用して定義しています。

＜ＰＣ（ホスト）側の処理＞

EZ-FPGAライブラリはezfpga.h、ezfpga.cで構成されています。
ezfpga.hの先頭部分に下記の３つのシンボルが定義されています。この定義を0と1で切り替えることによりEZ-FPGAライブラリの動作を変えることができます。
クロックジェネレータでは全て"1"で使用します。

#define EZFPGA_STATIC_LIB	0:ダイナミックライブラリ(DLL)使用
	1:スタティックライブラリ(LIB)使用
#define EZFPGA_CONSOLE_FUNC	0:コンフィグ状況をコンソール表示しない
	1:コンフィグ状況をコンソール表示する
#define EZFPGA_JMEM_FUNC	0:JTAGメモリーインターフェイスを使用しない
	1:JTAGメモリーインターフェイスを使用する

DLLを使用する場合はezfpga.cの先頭部分で定義されているDLL_NAMEにDLLの存在するパスを指定しておきます。

クロックジェネレータのソースコード(main.c)

001  #include <windows.h>
002  #include <stdio.h>
003  #include <stdlib.h>
004  #include <conio.h>
005  #include <string.h>
006  
007  #include "ezfpga.h"
008  
009  #define EZFPGA_EXTERN_CFG   0 /* 外部のコンフィグファイル(bit)を使用する場合は１ */
010  
011  #if EZFPGA_EXTERN_CFG
012  const unsigned char ezfpga_bit[]="fpga\\ezfpga.bit";	//外部コンフィグレーションファイル
013  #else
014  #include "clkgenf.c"	//exe取り込み用コンフィグレーションデータ
015  #endif
016  
017  #define BASE	24*1000*1000	//24MHz
018  #define BASEF	24.0*1000*1000	//24MHz
019  
020  // メイン
021  int main(int argc,char *argv[]){
022  	int i,st_a;
023  	int a,b,min_a,min_b,div,dll;
024  	double f,ff,f1,f2;
025  	double d,min_d;
026  	unsigned char buf[8],instr[256],*s;
027  
028  	if( ezfpga_init(DEVICE_USB2(0)))
029  	{
030  		printf("Can't found EZ-FPGA\n");
031  		return -1;
032  	}
033  
034  	if(ezfpga_config_show(ezfpga_bit,sizeof(ezfpga_bit)))
035  	{
036  		printf("Can't Config EZ-FPGA\n");
037  		ezfpga_unlink();
038  		return -1;
039  	}
040  
041  	for(;;){
042  		if(argc==2){
043  			s=argv[1];
044  		}
045  		else{
046  			printf("input frequency(EX. 10.2K or 66M). ");
047  			gets(instr);
048  			s=instr;
049  		}
050  		i=strlen(s)-1;
051  		if(i<0) break;
052  		switch(s[i]){
053  		case 'k':
054  		case 'K':
055  			f1=1000;
056  			s[i]=0;
057  			break;
058  		case 'm':
059  		case 'M':
060  			f1=1000*1000;
061  			s[i]=0;
062  			break;
063  		default:
064  			f1=1;
065  			break;
066  		}
067  		if(sscanf(s,"%lf",&f)!=1){
068  			printf("input format error.\n");
069  			goto USAGE;
070  		}
071  		f=f*f1;
072  		if((f<1.0)||(f>180.0*1000*1000)){
073  			printf("input range error.\n");
074  			goto USAGE;
075  		}
076  		if(f<30*1000*1000){//30MHz以下ならDivを使用
077  			div=(int)((30*1000*1000)/f);
078  			div=(int)((div+1)/2*2);
079  			f=f*div;
080  		}
081  		else{
082  			div=0;
083  		}
084  		if(f>90*1000*1000){//90MHz以上ならDLLを使用
085  			dll=1;
086  			f=f/2.0;
087  		}
088  		else{
089  			dll=0;
090  		}
091  		st_a=BASE/(1000*1000);
092  		min_d=1000*1000;
093  		for(a=st_a;a<1000;a++){
094  			b=(int)(f/(BASEF/a));
095  			f1=b*(BASEF/a);
096  			f2=(b+1)*(BASEF/a);
097  			if((f-f1)>(f2-f)){
098  				b=b+1;
099  				d=f2-f;
100  			}
101  			else{
102  				d=f-f1;
103  			}
104  			if(d<min_d){
105  				min_d=d;
106  				min_a=a;
107  				min_b=b;
108  			}
109  			if(min_d==0) break;
110  		}
111  		if((min_b>=16384)){
112  			printf("Fatal error. div_a=%d dib_b=%d.\n",min_a,min_b);
113  			return(-1);
114  		}
115  
116  		ff=min_b*(BASEF/min_a);
117  		if(div){
118  			printf("%3.9fMHz/%d=%3.9fMHz div_a=%d div_b=%d\n",ff/1000000,div,ff/div/1000000,min_a,min_b);
119  		}
120  		else if(dll){
121  			printf("%3.9fMHz*2=%3.9fMHz div_a=%d div_b=%d\n",ff/1000000,ff*2/1000000,min_a,min_b);
122  		}
123  		else{
124  			printf("%3.9fMHz div_a=%d div_b=%d\n",ff/1000000,min_a,min_b);
125  		}
126  		printf("Error %.5f%%\n\n",(1.0-ff/f)*100);
127  
128  		//div_a
129  		buf[0]=(min_a-1);
130  		buf[1]=(min_a-1)>>8;
131  		//div_b
132  		buf[2]=(min_b-1);
133  		buf[3]=(min_b-1)>>8;
134  		//div(0:/2 1:/4 2:/6 ....)
135  		buf[4]=(div/2-1);
136  		buf[5]=(div/2-1)>>8;
137  		buf[6]=(div/2-1)>>16;
138  		//sel 0:VCO 1:DIV 2:DLL2X
139  		if(dll){
140  			buf[7]=2;
141  		}
142  		else if(div){
143  			buf[7]=1;
144  		}
145  		else{
146  			buf[7]=0;
147  		}
148  		jmem_write(0,buf,8);		//PLL,Divider,DLLのパラメータをFPGAにセット
149  
150  		for(i=0;i<10;i++){
151  			jmem_read(0,buf,1);		//PLL,DLLがロックしているかチェックする
152  			if(buf[0]==3) break;
153  			Sleep(100);
154  		}
155  		if(i==10){
156  			printf("Can't lock error!!!\n");
157  			ezfpga_unlink();
158  			return(-1);
159  		}
160  		if(argc==2) break;
161  	}
162  	//終了処理
163  	ezfpga_unlink();
164  	return(0);
165  USAGE:
166  	ezfpga_unlink();
167  	printf("Ex. clkgen 10.5K    .....  10.5KHz\n");
168  	printf("    clkgen 12.3M    .....  12.3MHz\n");
169  	printf("    clkgen          .....  conversation mode.\n");
170  	printf("      (1.0Hz <= f <= 180MHz)\n");
171  	return(-1);
172  }

007行目で"ezfpga.h"をインクルードします。

009-015行目でFPGAをコンフィグするbitデータを指定しています。EZFPGA_EXTERN_CFGを0にすると、clkgenf.cに展開されているbitデータを使用します。（このデータはxbit2c.exeツールを使用して作成）
1にするとWebPackが生成する"fpga\ezfpga.bit"ファイルを直接入力してコンフィグを行います。従ってFPGAのデバッグ中は1を指定することでWebPackで修正したbitファイルをダイレクトに使用できます。

028行目でezfpga_init()でEZ-FPGAを初期化します。引数にはDEVICE_USB2(0)を指定します。インタフェースとしてパラレルケーブルを指定する場合はDEVICE_XPAR(0x378)などになります。

034行目でFPGAのコンフィグを行います。コンフィグ状況を表示する関数ezfpga_config_show()関数を使用します。表示しない場合はezfpga_config()になります。ここでbitストリームに対するファイル名、あるいはbitストリームそのものを指定します。これで自動的にFPGAはコンフィグされます。

148行目でjmem_write()関数を使用してFPGAにあるJTAGメモリーに書き込みを行います。アドレス、データ、バイト数です。クロックジェネレータではFPGAには物理的なメモリーは実装されておらず、単にPLLや分配器へのパラメータの受け渡しになります。実際のパラメータは128-147行目でbufにセットされます。

151行目ではjmem_read()関数を使用してFPGAにあるJTAGメモリーから読み込みを行います。クロックジェネレータではPLLとDLLのロックステイタスが読み込めます。

＜使用方法＞

ダイレクトに指定する場合

例）
clkgen 33M
clkgen 12K
対話モード

例）
clkgen
周波数を聞いてきますので（input frequency(EX. 10.2K or 66M).）入力します
＜ピン配置＞
CN1-7：ロックインジケータ(ロックでＬ)
CN1-8：クロック出力

＜ダウンロード＞

clkgen_r2.exe（実行プログラム）

ＶＣ＋＋ソース一式