EZ-FPGA rev.2.0の変更点と注意点 2006.2.17 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Rev.1.1 -> Rev.2.0 基板の変更点 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １．一部の部品レイアウトとパターンが変更になりました。 　外部コネクタ、穴位置、汎用LED用ランド等には変更はありません。 　EZ-USBの上に別基板を取り付け、EZ-USB側にも部品実装している場合には、 電解コンデンサの衝突に気を付けて下さい。 ２．コンフィグレーションROM XCF02Sを搭載しました。 　EZ-FPGA基板単体でFPGAをコンフィグレーションすることが出来ます。 　XCF02Sの搭載に伴い、TDO,TMSが半田ジャンパになっています。 　半田ジャンパの選択で、EZ-FPGA Rev.1.1と等価回路にすることが可能です。 ３．クロックオシレータ、EXO-03用ソケット用パターンを削除しました。 　EXO-03をEZ-FPGA基板上に実装することは出来ません。 　SMT品のオシレータに置き換えるか、外部からクロックを信号を供給して下さい。 ４．クロック選択用ジャンパが、半田ジャンパに変更しました。 ５．タンタルコンデンサのパッケージサイズが小さくなりました。 ６．TCK-GND間にコンデンザが追加されました。 　XCF02SをJTAGに接続した事による、ノイズ対策用です。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Rev.2.0 XCF02Sの設定と選択 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １．XCF02Sのデータ出力の禁止／許可 XCF02S有効：JS3=オープン XCF02S無効：JS3=1-2ショート 　無効にすると、XCF02SのDO端子は常にHi-Zとなり、FPGAからは コンフィグROMが見えない状態になります。 　Rev.1.1基板互換になります。コンフィグROMを使用しない場合 のみ無効にして下さい。 　これを無効にしても、JTAGからXCF02Sへのアクセスは可能です。 　XCF02Sを有効にした場合、XCF02SからFPGAをコンフィグレーシ ョンすることが可能です。 　通常のケースでは、SJ3とSJ4をショートさせて、MasterSerlal モードに設定します。 　コンフィグレーション後、P68_INIT=HとするとXCF02Sのデータ 出力がイネーブルされます。コンフィグ後にXCF02Sのデータを 使用しない場合は、P68_INIT=Lに固定して下さい。 　P68_INITをI/Oとして使用したい場合には、SJ2はショートせず、 SJ2-2とCN2-35(DONE)をジャンパすることで、コンフィグ後に XCF02Sを強制的にディセーブルに出来ます。 　Xilinxの標準接続方法はこれになります。 ２．XCF02S JTAGデイジーチェインの切断／接続 デイジーチェイン有り：SJ6=1-2ショート、SJ7=1-2ショート デイジーチェイン無し：SJ6=2-3ショート、SJ7=2-3ショート 　デイジーチェイン無しにすると、XCF02SはJTAGから切り放れて、 JTAG接続はFPGAのみとなります。Rev.1.1互換です。 　デイジーチェイン有りにすると、FPGAのTDO側にXCF02Sが接続 されます。 　XCF02Sにデータを書き込み際には、デイジーチェイン接続する 必要があります。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Rev.2.0 基板の注意点 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １．コンフィグレーションＲＯＭの保護抵抗とアクセス速度 　XCF02SのDO端子とFPGAのP39(DI)端子の間には、出力信号の衝突防止 の為に1KΩの抵抗が直列に入れてあります。 　デフォルトより速いクロックでコンフィグＲＯＭをアクセスする場合、 R16の抵抗値を小さくするなどの調整が必要になる場合があります。 ２．XCF02SとPB-SRAM基板を併用する際の制限 　コンフィグレーション用に使用されるI/O信号はPB-SRAM基板でも使用さ れているため、XCF02Sと併用するためにはいくつかの制限があります。 　コンフィグレーション時のPB-SRAMのOE端子は、SJ5をPULLUPの設定にす るか、OEを外部抵抗でプルアップする等で、Hレベルに固定して下さい。 　コンフィグレーション時にOE=Lになると、P38(DO)とPBSRAMのD3の出力 が衝突して、最悪の場合ICを壊してしまう可能性があります。 　コンフィグレーション後にXCF02Sからデータを読み出す場合は、PBSRAM のD4への出力（書き込み）やPBSRAMからのリード(OE=L)動作は極力避けて 下さい。 　上記の動作をするとP39(DI)やPBSRAMのD4端子がR16(1KΩ)を通して XCF02SのDO端子と衝突します。R16が1KΩならICが壊れるようなことはあり ませんが、好ましいことではありません。 　XCF02Sをアクセスしない時は、FPGAのデザインにて、P68_INITをLに固定 して下さい。 ３．JTAG通信線のノイズ耐性 　試作レベルの段階では、特定の条件下にて、飛び込みノイズが原因と 思われるような誤動作が発生することが確認されました。 　FPGAのコンフィグレーションやezftestにおけるJTAG通信では問題があ りませんでしたが、FPGA-PACMANのコンフィグレーション後のJTAG通信に おいてのみ、通信エラーが発生しました。 　TCK-GND間にコンデンザを追加することでこのエラーは解消された為、 Rev.2.0ではTCK-GND間のコンデンサ用パターンを追加してあります。 　コンデンサの容量は22pFとしてありますが、FPGAのデザインや使用状況 によっては容量の調整や、他のノイズ対策が必要になる可能性も考えられます。 　参考までに、FPGA-PACMANによる検証結果を書いておきます。 ・XCF02SにTCKをパラ接続すると、エラーが発生するようになる。 ・XCF02Sをデイジーチェイン接続すると、エラー率が上がる。 ・TCK,TMS,TDI,TDOに10KΩ〜100KΩプルアップ抵抗を追加しても効果がなかった。 ・TCK,TMS,TDI,TDOに100Ωダンプ抵抗を追加すると、多少エラー率が下がった。 ・TCK-GND間に22pF〜47pFのコンデンサ追加でエラーは全く発生しなかった。 ・Mini EZ-USBよりXilinx Paralell CableIII互換ケーブルの方がエラー率が高い。 ４．JTAGデイジーチェイン時には、JTAG_SPI通信のレスポンスが下がる。 　JTAGとJTAG_SPIの仕様上、デイジーチェイン接続をした状態ですと、 通信毎にJTAGのタップを閉じる必要があるため、通信速度が低下します。 　速度低下は、EZ-USBを使用した場合に特に顕著になります。 　JTAG_SPIやJTAG_MEMを使用する際には、半田ジャンパを切り換えて デイジーチェイン無しで使用されることをお勧めします。 ５．パターン変更に伴う伝達特性の変化 　高速動作等においては、再確認が必要かもしれません。 　特にCN1-4からCN1-13までの配線長が、Rev.1.1より増加しています。