EZ-FPGA + PBSRAM

PBSRAM基板とコンフィグROMの併用時の制限について

　EZ-FPGAとPBSRAM基板の組み合わせにおいて、コンフィグROM内のユーザーデータをPBSRAMにロードする場合、下記の制限があります。
　SJ2=オープンにしてコンフィグROMを無効にした場合、２、３の制限はありません。

１．コンフィグレーションが終わるまでは、PBSRAMのOEをHレベルに保つ

　FPGAのモード設定を”プルアップ”設定にするか、PBSRAMのOE信号を外部抵抗でプルアップするなどでHに固定してください。
　FPGAがSerialモードで、コンフィグレーション前にPBSRAMのOE信号がＬレベルになると、PBSRAMのD3とFPGAのDOピンの出力が衝突して両方のＩＣにストレスが掛かります。
　この対策はコンフィグROMの有無にかからわず必要です。

２．コンフィグROMのアクセス中は、PBSRAMのD4のドライブを避ける。

　INIT=Hの時はコンフィグROMのDOは常に出力される為、FPGAとPBSRAMのどちらからも、両PBSRAMののD4をドライブしないようにします。
　言い換えると、FPGAからD4へのデータ出力を行わないことと、PBSRAMのリードを行わないということです。

　EZ-FPGAのコンフィグROMのDO端子にはデフォルトで1KΩの抵抗が入っているので、PBSRAMのD4をドライブしても、ＩＣが壊れてしまうようなことはありません。

３．コンフィグROMをアクセスしないときは、INITピンをLに固定する。

　PBSRAMをアクセスするときは、INITピンをLに固定してコンフィグROMのDOピンをHi-zにする必要があります。
　特に、既存デザインをコンフィグROMに書き込む場合には、FPGAのデザインでINITピンをLレベルに固定してください。

　コンフィグROMのCEピン(SJ2-?)をDONEピンにジャンパ配線するとINITピンをI/Oとして使用することが可能です。ただし、この場合はコンフィグ後にコンフィグROMからデータを読み出せません。